Преобразование System RDL в «человекочитаемую» документацию. Спикер Елена Кирилина35просмотров8 дней назад
Что синтезируется в SystemVerilog? Смотрим на примере yosys-slang. Спикер Максим Кудинов12просмотров8 дней назад
Выбрать науку вместо карьеры в ИТ-корпорации — путь инженера вычислительного центра196просмотров2 месяца назад
Стандарты беспроводной связи / Аппаратная разработка для ЦОС / DSP-процессоры404просмотра2 месяца назад
Попасть в NASA, уволиться с работы мечты и не потеряться в карьере — опыт космического инженера356просмотров3 месяца назад
